Timing Report

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Design Name ata_port_05a1
Device, Speed (SpeedFile Version) XC95144, -10 (3.0)
Date Created Sat Nov 18 17:56:26 2006
Created By Timing Report Generator: version I.27
Copyright Copyright (c) 1995-2005 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 15.000 ns.
Max. Clock Frequency (fSYSTEM) 66.667 MHz.
Limited by Cycle Time for DIOWn
Clock to Setup (tCYC) 15.000 ns.
Pad to Pad Delay (tPD) 15.500 ns.
Setup to Clock at the Pad (tSU) 6.000 ns.
Clock Pad to Output Pad Delay (tCO) 24.500 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
AUTO_TS_F2F 0.0 15.0 517 517
AUTO_TS_P2P 0.0 24.5 72 72
AUTO_TS_P2F 0.0 8.5 802 802
AUTO_TS_F2P 0.0 22.0 98 98


Constraint: TS1000

Description: PERIOD:PERIOD_DIOWn:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_DIORn:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
DH0n.Q to DD<0>.D 0.000 15.000 -15.000
DH0n.Q to DD<1>.D 0.000 15.000 -15.000
DH0n.Q to DD<2>.D 0.000 15.000 -15.000


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
DIOWn to REO 0.000 24.500 -24.500
DIOWn to SELECTEDn 0.000 23.500 -23.500
DIOWn to PORTA<1> 0.000 19.000 -19.000


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
CS0n to DH0n.D 0.000 8.500 -8.500
CS0n to DH1n.D 0.000 8.500 -8.500
CS0n to DH2n.D 0.000 8.500 -8.500


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
DH0n.Q to REO 0.000 22.000 -22.000
DH1n.Q to REO 0.000 22.000 -22.000
DH2n.Q to REO 0.000 22.000 -22.000



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
DIOWn 66.667 Limited by Cycle Time for DIOWn
DIORn 111.111 Limited by Clock Pulse Width for DIORn

Setup/Hold Times for Clocks

Setup/Hold Times for Clock DIOWn
Source Pad Setup to clk (edge) Hold to clk (edge)
CS0n 6.000 0.000
CS1n 6.000 0.000
CSEL 6.000 0.000
DA0 6.000 0.000
DA1 6.000 0.000
DA2 6.000 0.000
DD<0> 6.000 0.000
DD<1> 6.000 0.000
DD<2> 6.000 0.000
DD<3> 6.000 0.000
DD<4> 6.000 0.000
DD<5> 6.000 0.000
DD<6> 6.000 0.000
DD<7> 6.000 0.000
DMACKn 6.000 0.000
DMARQ 6.000 0.000

Setup/Hold Times for Clock DIORn
Source Pad Setup to clk (edge) Hold to clk (edge)
PORTA<0> 6.000 0.000
PORTA<1> 6.000 0.000
PORTA<2> 6.000 0.000
PORTA<3> 6.000 0.000
PORTA<4> 6.000 0.000
PORTA<5> 6.000 0.000
PORTA<6> 6.000 0.000
PORTA<7> 6.000 0.000
PORTB<0> 6.000 0.000
PORTB<1> 6.000 0.000
PORTB<2> 6.000 0.000
PORTB<3> 6.000 0.000
PORTB<4> 6.000 0.000
PORTB<5> 6.000 0.000
PORTB<6> 6.000 0.000
PORTB<7> 6.000 0.000
PORTC<0> 6.000 0.000
PORTC<1> 6.000 0.000
PORTC<2> 6.000 0.000
PORTC<3> 6.000 0.000
PORTC<4> 6.000 0.000
PORTC<5> 6.000 0.000
PORTC<6> 6.000 0.000
PORTC<7> 6.000 0.000
PORTD<0> 6.000 0.000
PORTD<1> 6.000 0.000
PORTD<2> 6.000 0.000
PORTD<3> 6.000 0.000
PORTD<4> 6.000 0.000
PORTD<5> 6.000 0.000
PORTD<6> 6.000 0.000
PORTD<7> 6.000 0.000
PORTE<0> 6.000 0.000
PORTE<1> 6.000 0.000
PORTE<2> 6.000 0.000
PORTE<3> 6.000 0.000
PORTE<4> 6.000 0.000
PORTE<5> 6.000 0.000
PORTE<6> 6.000 0.000
PORTE<7> 6.000 0.000


Clock to Pad Timing

Clock DIOWn to Pad
Destination Pad Clock (edge) to Pad
REO 24.500
SELECTEDn 23.500
PORTA<1> 19.000
PORTA<5> 19.000
PORTA<7> 19.000
PORTB<2> 19.000
PORTB<3> 19.000
PORTE<2> 19.000
PORTE<3> 19.000
PORTA<0> 13.000
PORTA<2> 13.000
PORTA<3> 13.000
PORTA<4> 13.000
PORTA<6> 13.000
PORTB<0> 13.000
PORTB<1> 13.000
PORTB<4> 13.000
PORTB<5> 13.000
PORTB<6> 13.000
PORTB<7> 13.000
PORTC<0> 13.000
PORTC<1> 13.000
PORTC<2> 13.000
PORTC<3> 13.000
PORTC<4> 13.000
PORTC<5> 13.000
PORTC<6> 13.000
PORTC<7> 13.000
PORTD<0> 13.000
PORTD<1> 13.000
PORTD<2> 13.000
PORTD<3> 13.000
PORTD<4> 13.000
PORTD<5> 13.000
PORTD<6> 13.000
PORTD<7> 13.000
PORTE<0> 13.000
PORTE<1> 13.000
PORTE<4> 13.000
PORTE<5> 13.000
PORTE<6> 13.000
PORTE<7> 13.000
DH0n 10.500
DH1n 10.500
DH2n 10.500
DH3n 10.500

Clock DIORn to Pad
Destination Pad Clock (edge) to Pad
DD<0> 10.500
DD<1> 10.500
DD<2> 10.500
DD<3> 10.500
DD<4> 10.500
DD<5> 10.500
DD<6> 10.500
DD<7> 10.500


Clock to Setup Times for Clocks

Clock to Setup for clock DIOWn
Source Destination Delay
DH0n.Q PORTA<0>.D 15.000
DH0n.Q PORTA<1>.D 15.000
DH0n.Q PORTA<2>.D 15.000
DH0n.Q PORTA<3>.D 15.000
DH0n.Q PORTA<4>.D 15.000
DH0n.Q PORTA<5>.D 15.000
DH0n.Q PORTA<6>.D 15.000
DH0n.Q PORTA<7>.D 15.000
DH0n.Q PORTB<0>.D 15.000
DH0n.Q PORTB<1>.D 15.000
DH0n.Q PORTB<3>.D 15.000
DH0n.Q PORTB<4>.D 15.000
DH0n.Q PORTB<5>.D 15.000
DH0n.Q PORTB<6>.D 15.000
DH0n.Q PORTB<7>.D 15.000
DH0n.Q PORTC<0>.D 15.000
DH0n.Q PORTC<1>.D 15.000
DH0n.Q PORTC<2>.D 15.000
DH0n.Q PORTC<3>.D 15.000
DH0n.Q PORTC<4>.D 15.000
DH0n.Q PORTC<5>.D 15.000
DH0n.Q PORTC<6>.D 15.000
DH0n.Q PORTC<7>.D 15.000
DH0n.Q PORTD<0>.D 15.000
DH0n.Q PORTD<1>.D 15.000
DH0n.Q PORTD<2>.D 15.000
DH0n.Q PORTD<3>.D 15.000
DH0n.Q PORTD<4>.D 15.000
DH0n.Q PORTD<5>.D 15.000
DH0n.Q PORTD<6>.D 15.000
DH0n.Q PORTD<7>.D 15.000
DH0n.Q PORTE<0>.D 15.000
DH0n.Q PORTE<1>.D 15.000
DH0n.Q PORTE<3>.D 15.000
DH0n.Q PORTE<4>.D 15.000
DH0n.Q PORTE<5>.D 15.000
DH0n.Q PORTE<6>.D 15.000
DH0n.Q PORTE<7>.D 15.000
DH0n.Q XLXI_80/DIR<0>.D 15.000
DH0n.Q XLXI_80/DIR<1>.D 15.000
DH0n.Q XLXI_80/DIR<2>.D 15.000
DH0n.Q XLXI_80/DIR<3>.D 15.000
DH0n.Q XLXI_80/DIR<4>.D 15.000
DH0n.Q XLXI_80/DIR<5>.D 15.000
DH0n.Q XLXI_80/DIR<6>.D 15.000
DH0n.Q XLXI_80/DIR<7>.D 15.000
DH0n.Q XLXI_82/DIR<0>.D 15.000
DH0n.Q XLXI_82/DIR<1>.D 15.000
DH0n.Q XLXI_82/DIR<2>.D 15.000
DH0n.Q XLXI_82/DIR<3>.D 15.000
DH0n.Q XLXI_82/DIR<4>.D 15.000
DH0n.Q XLXI_82/DIR<5>.D 15.000
DH0n.Q XLXI_82/DIR<6>.D 15.000
DH0n.Q XLXI_82/DIR<7>.D 15.000
DH0n.Q XLXI_85/DIR<0>.D 15.000
DH0n.Q XLXI_85/DIR<1>.D 15.000
DH0n.Q XLXI_85/DIR<2>.D 15.000
DH0n.Q XLXI_85/DIR<3>.D 15.000
DH0n.Q XLXI_85/DIR<4>.D 15.000
DH0n.Q XLXI_85/DIR<5>.D 15.000
DH0n.Q XLXI_85/DIR<6>.D 15.000
DH0n.Q XLXI_85/DIR<7>.D 15.000
DH0n.Q XLXI_86/DIR<0>.D 15.000
DH0n.Q XLXI_86/DIR<1>.D 15.000
DH0n.Q XLXI_86/DIR<2>.D 15.000
DH0n.Q XLXI_86/DIR<3>.D 15.000
DH0n.Q XLXI_86/DIR<4>.D 15.000
DH0n.Q XLXI_86/DIR<5>.D 15.000
DH0n.Q XLXI_86/DIR<6>.D 15.000
DH0n.Q XLXI_86/DIR<7>.D 15.000
DH0n.Q XLXI_87/DIR<0>.D 15.000
DH0n.Q XLXI_87/DIR<1>.D 15.000
DH0n.Q XLXI_87/DIR<2>.D 15.000
DH0n.Q XLXI_87/DIR<3>.D 15.000
DH0n.Q XLXI_87/DIR<4>.D 15.000
DH0n.Q XLXI_87/DIR<5>.D 15.000
DH0n.Q XLXI_87/DIR<6>.D 15.000
DH0n.Q XLXI_87/DIR<7>.D 15.000
DH1n.Q PORTA<0>.D 15.000
DH1n.Q PORTA<2>.D 15.000
DH1n.Q PORTA<4>.D 15.000
DH1n.Q PORTA<5>.D 15.000
DH1n.Q PORTA<6>.D 15.000
DH1n.Q PORTA<7>.D 15.000
DH1n.Q PORTB<0>.D 15.000
DH1n.Q PORTB<1>.D 15.000
DH1n.Q PORTB<2>.D 15.000
DH1n.Q PORTB<3>.D 15.000
DH1n.Q PORTB<4>.D 15.000
DH1n.Q PORTB<5>.D 15.000
DH1n.Q PORTB<6>.D 15.000
DH1n.Q PORTB<7>.D 15.000
DH1n.Q PORTC<0>.D 15.000
DH1n.Q PORTC<2>.D 15.000
DH1n.Q PORTC<4>.D 15.000
DH1n.Q PORTC<5>.D 15.000
DH1n.Q PORTC<6>.D 15.000
DH1n.Q PORTC<7>.D 15.000
DH1n.Q PORTD<0>.D 15.000
DH1n.Q PORTD<2>.D 15.000
DH1n.Q PORTD<4>.D 15.000
DH1n.Q PORTD<5>.D 15.000
DH1n.Q PORTD<6>.D 15.000
DH1n.Q PORTD<7>.D 15.000
DH1n.Q PORTE<0>.D 15.000
DH1n.Q PORTE<1>.D 15.000
DH1n.Q PORTE<2>.D 15.000
DH1n.Q PORTE<3>.D 15.000
DH1n.Q PORTE<4>.D 15.000
DH1n.Q PORTE<5>.D 15.000
DH1n.Q PORTE<6>.D 15.000
DH1n.Q PORTE<7>.D 15.000
DH1n.Q XLXI_80/DIR<0>.D 15.000
DH1n.Q XLXI_80/DIR<1>.D 15.000
DH1n.Q XLXI_80/DIR<2>.D 15.000
DH1n.Q XLXI_80/DIR<4>.D 15.000
DH1n.Q XLXI_80/DIR<5>.D 15.000
DH1n.Q XLXI_80/DIR<6>.D 15.000
DH1n.Q XLXI_80/DIR<7>.D 15.000
DH1n.Q XLXI_82/DIR<0>.D 15.000
DH1n.Q XLXI_82/DIR<1>.D 15.000
DH1n.Q XLXI_82/DIR<2>.D 15.000
DH1n.Q XLXI_82/DIR<4>.D 15.000
DH1n.Q XLXI_82/DIR<5>.D 15.000
DH1n.Q XLXI_82/DIR<6>.D 15.000
DH1n.Q XLXI_82/DIR<7>.D 15.000
DH1n.Q XLXI_85/DIR<0>.D 15.000
DH1n.Q XLXI_85/DIR<1>.D 15.000
DH1n.Q XLXI_85/DIR<2>.D 15.000
DH1n.Q XLXI_85/DIR<4>.D 15.000
DH1n.Q XLXI_85/DIR<5>.D 15.000
DH1n.Q XLXI_85/DIR<6>.D 15.000
DH1n.Q XLXI_85/DIR<7>.D 15.000
DH1n.Q XLXI_86/DIR<0>.D 15.000
DH1n.Q XLXI_86/DIR<2>.D 15.000
DH1n.Q XLXI_86/DIR<4>.D 15.000
DH1n.Q XLXI_86/DIR<5>.D 15.000
DH1n.Q XLXI_86/DIR<6>.D 15.000
DH1n.Q XLXI_86/DIR<7>.D 15.000
DH1n.Q XLXI_87/DIR<0>.D 15.000
DH1n.Q XLXI_87/DIR<2>.D 15.000
DH1n.Q XLXI_87/DIR<4>.D 15.000
DH1n.Q XLXI_87/DIR<5>.D 15.000
DH1n.Q XLXI_87/DIR<6>.D 15.000
DH1n.Q XLXI_87/DIR<7>.D 15.000
DH2n.Q PORTA<0>.D 15.000
DH2n.Q PORTA<1>.D 15.000
DH2n.Q PORTA<3>.D 15.000
DH2n.Q PORTA<4>.D 15.000
DH2n.Q PORTA<5>.D 15.000
DH2n.Q PORTA<6>.D 15.000
DH2n.Q PORTA<7>.D 15.000
DH2n.Q PORTB<0>.D 15.000
DH2n.Q PORTB<1>.D 15.000
DH2n.Q PORTB<2>.D 15.000
DH2n.Q PORTB<4>.D 15.000
DH2n.Q PORTB<5>.D 15.000
DH2n.Q PORTB<6>.D 15.000
DH2n.Q PORTB<7>.D 15.000
DH2n.Q PORTC<0>.D 15.000
DH2n.Q PORTC<1>.D 15.000
DH2n.Q PORTC<3>.D 15.000
DH2n.Q PORTC<4>.D 15.000
DH2n.Q PORTC<5>.D 15.000
DH2n.Q PORTC<6>.D 15.000
DH2n.Q PORTC<7>.D 15.000
DH2n.Q PORTD<0>.D 15.000
DH2n.Q PORTD<1>.D 15.000
DH2n.Q PORTD<3>.D 15.000
DH2n.Q PORTD<4>.D 15.000
DH2n.Q PORTD<5>.D 15.000
DH2n.Q PORTD<6>.D 15.000
DH2n.Q PORTD<7>.D 15.000
DH2n.Q PORTE<0>.D 15.000
DH2n.Q PORTE<1>.D 15.000
DH2n.Q PORTE<2>.D 15.000
DH2n.Q PORTE<4>.D 15.000
DH2n.Q PORTE<5>.D 15.000
DH2n.Q PORTE<6>.D 15.000
DH2n.Q PORTE<7>.D 15.000
DH2n.Q XLXI_80/DIR<0>.D 15.000
DH2n.Q XLXI_80/DIR<1>.D 15.000
DH2n.Q XLXI_80/DIR<2>.D 15.000
DH2n.Q XLXI_80/DIR<3>.D 15.000
DH2n.Q XLXI_80/DIR<4>.D 15.000
DH2n.Q XLXI_80/DIR<5>.D 15.000
DH2n.Q XLXI_80/DIR<6>.D 15.000
DH2n.Q XLXI_80/DIR<7>.D 15.000
DH2n.Q XLXI_82/DIR<0>.D 15.000
DH2n.Q XLXI_82/DIR<1>.D 15.000
DH2n.Q XLXI_82/DIR<3>.D 15.000
DH2n.Q XLXI_82/DIR<4>.D 15.000
DH2n.Q XLXI_82/DIR<5>.D 15.000
DH2n.Q XLXI_82/DIR<6>.D 15.000
DH2n.Q XLXI_82/DIR<7>.D 15.000
DH2n.Q XLXI_85/DIR<0>.D 15.000
DH2n.Q XLXI_85/DIR<1>.D 15.000
DH2n.Q XLXI_85/DIR<3>.D 15.000
DH2n.Q XLXI_85/DIR<4>.D 15.000
DH2n.Q XLXI_85/DIR<5>.D 15.000
DH2n.Q XLXI_85/DIR<6>.D 15.000
DH2n.Q XLXI_85/DIR<7>.D 15.000
DH2n.Q XLXI_86/DIR<0>.D 15.000
DH2n.Q XLXI_86/DIR<1>.D 15.000
DH2n.Q XLXI_86/DIR<3>.D 15.000
DH2n.Q XLXI_86/DIR<4>.D 15.000
DH2n.Q XLXI_86/DIR<5>.D 15.000
DH2n.Q XLXI_86/DIR<6>.D 15.000
DH2n.Q XLXI_86/DIR<7>.D 15.000
DH2n.Q XLXI_87/DIR<0>.D 15.000
DH2n.Q XLXI_87/DIR<1>.D 15.000
DH2n.Q XLXI_87/DIR<3>.D 15.000
DH2n.Q XLXI_87/DIR<4>.D 15.000
DH2n.Q XLXI_87/DIR<5>.D 15.000
DH2n.Q XLXI_87/DIR<6>.D 15.000
DH2n.Q XLXI_87/DIR<7>.D 15.000
DH3n.Q PORTA<0>.D 15.000
DH3n.Q PORTA<2>.D 15.000
DH3n.Q PORTA<4>.D 15.000
DH3n.Q PORTA<5>.D 15.000
DH3n.Q PORTA<6>.D 15.000
DH3n.Q PORTA<7>.D 15.000
DH3n.Q PORTB<0>.D 15.000
DH3n.Q PORTB<1>.D 15.000
DH3n.Q PORTB<2>.D 15.000
DH3n.Q PORTB<3>.D 15.000
DH3n.Q PORTB<4>.D 15.000
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DH3n.Q PORTB<6>.D 15.000
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Pad to Pad List

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Number of paths analyzed: 1489
Number of Timing errors: 1489
Analysis Completed: Sat Nov 18 17:56:26 2006